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                      SOC/ASIC設計培訓班
             入學要求

                  學員學習本課程應具備下列基礎知識:
                  ◆ 有數字電路設計和硬件描述語言的基礎或自學過相關課程。

             班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)
                 堅持小班授課,為保證培訓效果,增加互動環節,每期人數限3到5人。
             上課時間和地點
          上課地點:【上!浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
          近開課時間(周末班/連續班/晚班)
          SOC/ASIC設計培訓班:2022年5月30日.(歡迎您垂詢,視教育質量為生命!)
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             質量保障

                  1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
                  2、培訓結束后免費提供半年的技術支持,充分保證培訓后出效果;
                  3、培訓合格學員可享受免費推薦就業機會。

                        SOC/ASIC設計培訓班

           

          第一階段 ASIC設計

          1) 邏輯設計理論/ Verilog/ VHDL語言

          2) 數字電路驗證(verification平臺建立/功能測試

          3) 設計綜合(synthesys)與掃描鏈測試(DFT)

          4) 靜態時序分(STA)

          5) 數字電路前端設計實戰(有兩個實際芯片項目)

          理論學習之外,以實際項目讓學員接觸設計,為此提供完整的免費的EDA軟件安裝服務,并有實際芯片案例,導師指導全程設計。

          數字設計的理論部分具體內容如下:

          一 邏輯設計理論/ Verilog/ VHDL語言
          1 ) HDL 語言簡介
          Verilog 語言的產生發展 優勢和特點
          編譯仿真的原理
          Verilog/VHDL 語言各自現狀及應用
          2)verilog語法 (或者 VHDL語法 )
          模塊 時延的概念與應用
          運算符及優先級
          賦值的類型與適用
          條件語句 循環語句
          Initial always task function 說明語句及使用
          行為級建模和可綜合設計
          3)數字系統設計
          數據流的設計/控制 時序設計
          狀態機設計

          二 verification平臺建立/功能測試
          1) 驗證環節在ic設計流程中的位置,
          2) RTL/網表/FPGA/testchip 的驗證階段
          3) 驗證計劃
          4) verification 的方法學 種類和適用設計
          5)  RTL verification testbench setup 激勵文件生成 
          6)  RTL語言和高級語言的混合驗證平臺建立
          7)  數;旌显O計驗證方法學

          三 設計綜合(synthesys)與掃描鏈測試(DFT)
          1)綜合
          綜合的概念 
          綜合庫與工具介紹 
          綜合的過程 
          約束/工作環境的設立 
          反標文件產生
          優化設計
          2)DFT
          DFT 概念
          scan chain/ BSD/BIST 概念與設計方法
          DFT 的測試原理/測試方法( D算法 向量產生與仿真)
          BSD 基本單元和JTAG測試 

           
          四 靜態時序分(STA)

          1)靜態時序分析概念
          2)數據延遲 setup /hold 的分析
          3)時鐘結構 跨時鐘/多時鐘條件 
          4)端口約束/工作環境設定
          5)工作條件/工藝條件 對延遲的影響
          6)關鍵路徑與設計優化 
          7)報告分析 

          五 實踐項目部分
          項目一: RTL coding
          中斷管理狀態機設計
          驗證平臺設計和使用
          測試向量設計
          驗證工具的使用
          debug 調試
          項目二: 基礎通信協議
          方案設計
          RTL coding
          通信算法的運用
          CPU控制
          FIFO設計與實現
          驗證平臺設計和使用
          測試向量設計
          驗證工具的使用
          debug 調試
          電路綜合和DFT
          靜態時序分析

          第二階段 SOC


          1.架構及設計流程
          2.CPU核
          1)指令
          2)中斷和異常
          3)數據緩沖和指令緩沖
          4)內部數據ram和指令RAM
          3.AMBA總線
          4.外設
          1)SRAM
          2)DRAM
          3)IO
          4)DMA

          5.項目實戰
          設計ARM

           
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